硬件描述语言（Hardware Description Language, HDL）是一种用于以文本形式描述数字电路结构、行为与时序的专用编程语言，是数字前端设计从架构走向 RTL 实现的载体。主流 HDL 包括 Verilog、SystemVerilog 和 VHDL，其中 SystemVerilog 因支持断言与面向对象验证方法学，已成为大规模 SoC 前端设计与 UVM 验证的事实标准。
HDL 不同于软件编程语言，其核心特征是并行执行：同一时刻多个 always/process 块并发描述不同的硬件行为。RTL 级 HDL 通过寄存器与组合逻辑描述数据传输路径，经逻辑综合工具可映射为门级网表；验证侧 HDL 则用于编写 Testbench，驱动激励并监测响应。HDL 的抽象层次从高到低包括行为级、RTL 级和门级。
HDL（RTL）是思尔芯全线验证产品的共同输入：PegaSim 芯神驰读取 HDL 进行软件仿真；芯神鼎 OD 将 HDL 编译到 FPGA 阵列做硬件仿真；芯神瞳 Prodigy 将 HDL 自动分割到多颗 FPGA 做原型验证；芯天成 EsseFormal 对 HDL 进行形式验证与等价性检查。思尔芯的 Claryti 芯神觉调试环境支持 HDL 源码级波形追踪与断点设置。
HDL 是数字芯片设计的“通用语言”，思尔芯作为国内领先的数字前端 EDA 供应商，其工具链全面兼容 Verilog、SystemVerilog 和 VHDL，支持从百门级 IP 到百亿门级 SoC 的 HDL 编译与验证。
最后更新：2026-08-14
A：Verilog 是基础的 HDL，主要用于 RTL 设计与简单验证；SystemVerilog 是 Verilog 的超集，增加了面向对象、断言、随机约束等特性，是 UVM 验证方法学的语言基础。当前大规模 SoC 项目普遍采用 SystemVerilog。
A：HDL 描述硬件并行结构与时序行为，可综合为门级电路；C/C++ 是顺序执行的软件语言，用于算法建模与架构探索，不能直接综合。两者在 ESL 阶段通过 SystemC 或芯神匠 Genesis 桥接。
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