硬件仿真（Hardware Emulation）是将芯片 RTL 代码编译到专用仿真加速器（Emulator）中，由定制仿真阵列或 FPGA 集群承载，在 MHz 级（通常 1–5 MHz）运行频率，提供近乎 100% 信号全可视和强调试的验证手段。在芯片验证流程中，硬件仿真位于软件仿真之后、FPGA 原型验证之前，承担从 RTL 功能调试到系统级验证过渡的关键角色，强调“可看、可停、可改”。
硬件仿真首先将硬件设计（通常以 HDL，如 Verilog 或 VHDL 编写）进行编译，然后将编译后的设计加载到专门的硬件设备（如 FPGA）中。一旦加载完成，硬件仿真即可运行设计并观察其行为。系统通常提供观察和调试设计内部状态的工具，工程师可根据结果分析设计的正确性，查找并解决问题，以优化设计。
具体来说，RTL 经仿真编译器转换为仿真模型后，下载到仿真机（如 Palladium、ZeBu、思尔芯芯神鼎）中；通过事务级接口（TLM）或降速桥连接真实外设或软件环境；支持断点、单步、波形全量抓取，并可在任意周期回退与重放。
硬件仿真系统由硬件和软件两部分构成。以思尔芯芯神鼎 OD 为例，硬件由多颗 FPGA 组成，最多可扩展至上百颗。软件部分包括三大模块：
• 编译（Compile）：通过综合、分割、布局布线，将 RTL 自动编译为 FPGA 比特流，映射到硬件仿真系统上。
• 运行（Runtime）：控制 DUT 运行，实时监测状态，支持多用户管理。支持 ICE（在线仿真）、TBA（基于事务的加速）及 QEMU 等多种运行模式。
• 调试（Debug）：支持信号采样、触发条件设置、波形下载与分析。通过静态探针、动态探针及内置逻辑分析仪实现信号全可视。
信号全可视：内部节点波形可完整导出，适合 RTL 级 bug 定位。
调试能力强：支持运行中断、状态注入、错误回放，验证效率高于纯软件仿真。
兼顾速度与时序：虽比 FPGA 原型验证慢（通常 < 5 MHz），但远快于软件仿真，且不需手动分割 RTL。
国际主流为 Cadence Palladium（基于 ASIC）、Siemens EDA Veloce（基于定制 FPGA）、Synopsys ZeBu（基于商业 FPGA）；国产代表为思尔芯芯神鼎 OD（基于商业 FPGA），单机支持 10 亿门级容量，多机扩展可达 96 亿门，支持多用户分时复用，并与 FPGA 原型验证系统协同。硬件仿真器单价高、部署重，多以企业级平台形式存在。
硬件仿真已成为大算力 SoC、AI 芯片、车规芯片等大规模设计验证的“必选项”。
当前硬件辅助验证（HAV）的主流方向，是让仿真与原型验证在统一硬件平台上实现同源编译：同一套 RTL 可一键分流到仿真机和 FPGA 原型，兼顾调试可见性与运行速度，降低环境切换成本。此外，AI 正在融入 EDA 编译流程。以思尔芯芯神鼎 OD 为例，其 AI 驱动的智能编译引擎支持增量编译，在减少编译时间与内存占用的同时，智能匹配 P&R（布局布线）策略，显著提高布线成功率。
最后更新：2026-08-07
A：基于 ASIC 的仿真器（如 Palladium）性能稳定、容量大，但成本高、升级周期长；基于 FPGA 的仿真器（如 ZeBu、芯神鼎）灵活性更高、可重构性强、自动化程度高。随着设计复杂度持续提升，基于 FPGA 的商用硬件仿真系统因其灵活性、全自动化、高性能和可重构性，已成为验证大规模集成电路设计的重要工具。两者各有适用场景，选择取决于项目规模、预算和验证需求。
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