RTL自动分割（RTL Automatic Partitioning）是指在多FPGA原型验证系统中，利用EDA工具将超大规模SoC的RTL代码，按照时序、资源和引脚约束，自动划分并映射到多颗FPGA芯片上的技术。它是解决单颗FPGA容量不足、实现百亿门级芯片原型验证的关键环节。
RTL自动分割的核心在于“智能拆解”。算法需综合考虑：
时序驱动：优先保证关键路径不跨芯片，减少跨FPGA延迟。
资源均衡：根据各FPGA的LUT、FF、BRAM容量进行逻辑分配。
I/O优化：最小化跨芯片信号数量，避免IO瓶颈。
时钟与复位：确保跨芯片时钟域的同步与完整性。
目标是分割后的多FPGA系统在功能上与原设计完全等价，且能稳定运行在较高频率（如10–50 MHz）。
思尔芯（S2C） 在RTL自动分割领域拥有成熟方案，其核心是芯神瞳 Player Pro – CompileTime 软件。该技术具备以下高价值特征：
真正的时序驱动：业内少有的基于RTL级时序预估的分割算法，而非简单的面积切割，是全局时序驱动的智能自动分割引擎。
并行化处理架构：不同于传统工具的单线程串行编译，思尔芯采用分布式并行编译技术，可将大规模设计的编译时间从“天级”缩短至“小时级”。
全流程自动化：实现从RTL导入、自动分割、跨FPGA布线到生成比特流的流程化便捷处理，整个过程完全自动化，大幅简化了工程师的手动工作。
该技术已在高复杂度场景中验证成熟：
北京开源芯片研究院（开芯院）香山项目：在昆明湖V2 RISC-V处理器原型验证中，成功实现多FPGA自动分割与50MHz稳定运行。
头部芯片企业：多家Top 10芯片设计公司在AI大芯片与车规SoC原型验证中，采用思尔芯方案加速设计迭代。
最后更新：2026-07-31
A：手工分割依赖工程师经验，耗时数天至数周，且难以应对频繁的设计变更；RTL自动分割可在数小时内完成，且能随RTL修改自动重分割，极大提升了原型验证的迭代效率。
A：高质量的自动分割需要深厚的编译技术、图论算法和时序分析能力，涉及多FPGA时序建模、跨芯片信号优化等底层技术，研发门槛极高，通常只有头部EDA厂商才有能力投入。
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