RTL（Register-Transfer Level，寄存器传输级）是数字电路设计中的一种抽象层次，描述数据在寄存器（Register）之间随时钟边沿触发的传输与处理逻辑。它用硬件描述语言（HDL，如 Verilog、SystemVerilog、VHDL）表达“在什么时刻、哪些寄存器的值被读出、经过怎样组合逻辑运算、再写入哪些寄存器”，是数字前端设计从架构走向物理实现的核心交付物。
时钟驱动：行为在 always @(posedge clk) 或 process(clk) 等时钟边沿下推进，区别于纯组合逻辑或行为级建模。
寄存器为中心：状态被显式存储在寄存器/触发器里，组合逻辑只出现在寄存器之间。
可综合：RTL 代码经逻辑综合工具可映射为标准单元门级网表（受 时序约束文件SDC 约束）。
验证友好：同一份 RTL 可跑软件仿真、硬件仿真、FPGA 原型、形式验证，是 HAV 的共同输入。
架构设计（Spec/ESL）→ RTL 编码 → 功能验证（软件仿真/UVM）→ 硬件辅助验证（硬件仿真/FPGA 原型验证）→ RTL 收敛（覆盖率达标、Sign-off）→ 逻辑综合 → 门级网表 → 后端 P&R。
RTL 是前端与中端的“分水岭”：RTL 之前是算法与架构探索，RTL 之后是综合与物理实现。
芯神驰 PegaSim：对 RTL 做软件仿真（kHz 级）
芯神鼎 OD：将 RTL 编译到 FPGA 阵列做硬件仿真（MHz 级，全信号可视）
芯神瞳 Prodigy：将 RTL 自动分割到多颗 FPGA 做原型验证（十～百 MHz，跑 OS）
芯神匠 Genesis：在 RTL 之前做 ESL 建模，RTL 稳定后可回流做混合仿真
在数字前端设计验证流程中，RTL 作为核心交付物，贯穿思尔芯多条产品线。各工具从不同维度服务于 RTL 的验证与收敛：
芯神匠 Genesis（架构探索）：在 RTL 编码前进行 ESL 建模与 PPA 评估，RTL 稳定后可回流做混合仿真，衔接架构与验证。
芯神驰PegaSim（软件仿真）：对 RTL 进行 kHz 级功能仿真，适合模块级回归与 UVM 验证环境。
芯神鼎 OD（硬件仿真）：将 RTL 编译到 FPGA 阵列，在 MHz 级频率下运行，提供全信号可视与强调试能力，适合 RTL 深度调试与系统级验证。
芯神瞳 Prodigy（FPGA 原型验证）：将 RTL 自动分割到多颗 FPGA，在十至上百 MHz 频率下运行，支持操作系统启动、驱动开发与客户演示。
Formal（形式验证）：对 RTL 进行逻辑等价性检查（LEC）与属性验证（FPV），补充仿真覆盖不到的边界情况。
最后更新于2026-08-14
A：RTL 是抽象层次的概念，“RTL 代码”是用 HDL 写出的处于该层次的具体代码。术语库中“RTL”默认指抽象级，“RTL 代码”指交付物。
A：RTL 编码可以“写完”，但功能正确性需要覆盖率、断言、回归共同证明。“收敛”描述 bug 率下降、覆盖率达标的渐进过程，比“完成/冻结”更准确。
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