Speed Adaptor
在芯片设计与验证中，外设连接的速度差异往往带来挑战。例如，运行在硬件仿真器或原型验证系统上的设计时钟频率通常较低，可能仅为几十MHz甚至低于1MHz；而真实外设及相关协议（如PCIe、高速以太网等）的工作频率常达到几百MHz以上。这种显著的速度差异，使得两者难以直接对接。
为解决速度不匹配问题，核心方法是引入降速桥（Speed Adaptor）。降速桥是一种专门用于原型验证或仿真环境的硬件适配模块，其能够将工作速度与接口特性差异较大的系统有效连接，从而在接近真实运行的条件下完成功能验证。
以1个典型应用案例来做具体分析：
在原型验证中，连接低速用户设计与高速PCIe外设时，降速桥需解决以下几类核心问题：
速率匹配：确保两端设备能以各自不同的时钟频率可靠通信。
协议转换：适配不同协议版本、链路宽度与电气接口之间的差异。
时间解耦：分离高速链路与低速设计的时序耦合，避免相互制约。
可控可观测：提供必要的调试与控制接口，便于验证过程的监控与问题定位。
AMD (Xilinx) 等厂商提供的 PCIe PHY 物理层工作频率较高（例如 PCIe Gen1 为 62.5 MHz，Gen4 可达 500 MHz），已远超出多数综合后用户设计的运行频率。若对用户设计进行分割以实现原型部署，其性能可能会进一步降低至 20 MHz 以下，与 PCIe PHY 的工作频率形成巨大落差。
提供PCIe降速桥硬件方案作为速率适配架构的关键组件。
图1：思尔芯的PCIe降速桥硬件方案
各端口可独立建立链路，并工作于不同状态。
实现对 PCIe 协议版本、链路宽度与通信速率的动态适配。
此外，该方案还集成了 PCS（物理编码子层） 和 PIPE 接口转换 等关键 IP 模块，共同构成一个完整的 PCIe 速率适配解决方案，从而在低速的用户设计与高速的 PCIe 外设之间建立可靠、高效的连接桥梁。
图2：PCIe降速桥原理
思尔芯提供超过100种可即插即用的子卡（daughter card）、降速桥（speed bridge）、内存模型（memory models）及参考设计，为FPGA原型验证与硬件仿真等构建了丰富的即用资源库。其中，降速桥已全面覆盖当前主流应用，可支持用户在芯神瞳S7、S8、LX2系列（面向原型验证） 以及芯神鼎OD（面向硬件仿真） 等多种平台上，快速搭建高性能、高可靠性的验证环境。
现有降速桥主要包括以下：
PCIe: PCIe Gen5 EP/RC，PCIe Gen6 EP/RC，CXL2.0 EP/RC
ETH: 10G/25G/40G/50G/100G/200G/400G/800G
音视频: HDMI，MIPI-DSI/CSI，Display Port
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