架构设计（Architecture Design）是数字 IC 设计流程中的第一步，由系统架构工程师主导。在收到市场需求后，架构工程师负责建立芯片的系统顶层架构，并完成项目需求说明文档（Specification，简称 Spec），确定芯片的整体规格。随后，算法工程师通过 C/C++/Matlab 进行架构与算法仿真验证；设计工程师则依据验证结果撰写微架构说明文档，最终生成对 RTL 设计的具体说明文档，指导后续的前端实现。
需求分析与规格定义：分析市场需求与应用场景，明确芯片的性能、功耗、面积（PPA）目标及接口标准，输出项目需求说明文档（Spec）。
系统顶层架构设计：定义芯片的总体架构，包括处理器核选型、总线拓扑、存储层次、外设接口、电源域与时钟域划分等。
算法建模与仿真：算法工程师使用 C/C++/Matlab 等高阶语言对关键算法（如通信协议、图像处理、AI 推理）进行建模与仿真，验证算法正确性与性能指标。
微架构设计：设计工程师将顶层架构细化为微架构，定义模块内部的流水线结构、状态机、数据通路与控制逻辑，输出微架构说明文档。
设计说明文档生成：整合上述成果，形成对 RTL 设计的具体说明文档，作为前端 RTL 编码的直接输入。
降低返工风险：在 RTL 编码前通过架构与算法仿真提前发现设计缺陷，避免后期大规模返工。
指导软硬件划分：明确哪些功能由硬件实现、哪些由软件实现，优化系统效率与成本。
奠定 PPA 基础：架构层面的决策（如总线宽度、缓存大小、并行度）直接决定了芯片最终的性能、功耗与面积天花板。
架构设计是芯片项目的“蓝图阶段”，其质量直接影响后续所有环节的效率与最终芯片的竞争力。当前趋势包括：
架构与验证左移融合：架构探索阶段即引入 FPGA 原型验证或硬件仿真，提前评估架构决策的实际效果。思尔芯在此环节提供“芯神匠（Genesis）+ 芯神瞳（Prodigy）”的架构探索闭环。芯神瞳原型验证平台可作为“架构决策透镜”，用于处理器核选型、总线带宽评估、第三方 IP 性能摸底等。达摩院玄铁 C925、晶心 Andes AX46MPV/AX66 等 RISC-V IP 均在 S8-100 上完成早期 IP 评测与 Linux/HPC 负载演示。在智能视觉 IoT 方向，思尔芯与 Arm 虚拟硬件协同，在 S7-VU19PD 原型上跑通 ISP+NPU+DPU 全链路，支撑 Arm 智能视觉参考设计的早期软件移植与合规验证。
AI 辅助架构探索：利用机器学习在大量架构参数空间中快速搜索最优 PPA 组合。
Chiplet 架构兴起：架构设计需考虑多 die 互联、封装内带宽与功耗约束，复杂度显著上升。
最后更新于2026-08-14
A：传统流程中，架构决策往往依赖经验估算或纯软件模拟，直到 RTL 收敛后才能通过硬件仿真或原型验证发现问题，此时修改架构代价极高。左移融合后，架构探索阶段即可在 FPGA 原型验证上运行真实软件负载（如 Linux 启动、SPEC 基准测试、协议栈验证），提前暴露总线瓶颈、缓存命中率不足、IP 兼容性问题等，同时为软件团队争取到更长的早期开发窗口。
-889.png)
