什么是 RISC-V？

RISC-V 是一种基于精简指令集计算（RISC）原则的开放指令集架构（ISA），2010 年由加州大学伯克利分校提出，现由 RISC-V 国际基金会（RISC-V International）维护。与 Arm、x86 等需授权使用的商业 ISA 不同，RISC-V 的规范以开放许可发布，任何人都可免费实现、修改和扩展，既适用于嵌入式微控制器，也可用于高性能服务器芯片。

一、技术原理

RISC-V 采用模块化设计。基础整数指令集RV32I 基础整数指令集仅 47 条（RV64I 为 59 条），是同类中最小的基础之一，涵盖算术运算、逻辑运算、分支跳转、访存和系统调用等基本操作。在此之上，RISC-V 定义了多个可选标准扩展：

- M 扩展：整数乘除法指令。

- F/D 扩展：单精度/双精度浮点运算。

- A 扩展：原子操作指令，支持多核同步。

- C 扩展：压缩指令，优化代码密度。

- V 扩展：向量运算，适用于 AI 和多媒体处理。

- H 扩展：硬件虚拟化，支持在 RISC-V 上运行 Type-1/Type-2 虚拟化。

设计者还可根据应用场景自定义扩展指令，实现特定领域的硬件加速，这是 RISC-V 相对封闭指令集最主要的差异点。RISC-V 的指令编码规整、寄存器命名统一，降低了处理器实现与工具链开发的复杂度。

二、思尔芯产品支持

思尔芯数字前端 EDA 方案覆盖基于 RISC-V 的 SoC 设计与验证。

芯神匠 Genesis：可在 RTL 编码前搭建 RISC-V SoC 虚拟原型，运行裸机程序和 RTOS 负载，评估处理器配置（如流水线深度、Cache 大小、扩展指令集）对系统性能的影响。

芯神驰 PegaSim：可在 RTL 仿真中运行 RISC-V 处理器核的软件负载，包括测试套件与自定义用例，覆盖指令功能、中断处理和异常响应等场景。

芯神鼎 OD：硬件仿真以全可视、调试能力强的特点，适合大型 RISC-V SoC 的系统级深度验证，可捕获多核缓存一致性、总线死锁等复杂问题。

芯神瞳 Prodigy：作为 FPGA 原型验证平台，运行速度快、性能高，支持 RISC-V 处理器的软硬件协同验证，可在流片前运行 Linux 等操作系统。

三、思尔芯在 RISC-V 领域的生态进展

RISC-V 是近年来发展最快的指令集架构之一。据 RISC-V 国际基金会统计，累计出货 RISC-V 处理器核超过 100 亿颗，广泛应用于 IoT、边缘计算、AI 加速器和存储控制器等领域；主流 EDA 厂商均已提供 RISC-V 的设计与验证支持。思尔芯在 RISC-V 领域布局较早，数字前端 EDA 方案覆盖从 IP 验证到系统验证的完整路径，目前已与开芯院、玄铁、Andes 晶心科技等 20 余家生态伙伴合作，在人工智能、高性能计算等领域积累了多项代表性案例：

开芯院（北京开源芯片研究院）：依托 2 台 4 片装的 Prodigy S8-100Q（共 8 片 VP1902），完成“香山”第三代昆明湖 16 核 RISC-V + NoC 的大规模软硬件协同验证，实现从 2 核、4 核到 8 核、16 核的平滑扩容，8 片 VP1902 上实测运行频率超过 12 MHz。RCF（RTL Compile Flow）先做 RTL 级分割再并行综合，将全流程编译周期缩短至 17 小时，配合增量编译支持每日版本迭代。
玄铁（阿里巴巴达摩院）：围绕玄铁系列 IP 开展一站式评估、验证与优化合作。玄铁 C907 多核处理器在芯神瞳 VU440 上完成展示，R908 高能效比、高实时性处理器在芯神瞳 S7-19P 上展示实时运行效果，主打高能效的玄铁 C925 于 “2026 玄铁 RISC-V 生态大会”在芯神瞳 Prodigy S8-100 上首发展示。
Andes 晶心科技：在芯神瞳 Prodigy S8-100 上运行 Andes AX66（64 位高性能 RISC-V IP，支持 RVA23 规范、向量运算与虚拟化扩展）的 Linux KVM 演示，并行启动两台虚拟机并各运行一个 Llama 2 架构的大语言模型；该设计仅占用单颗 VP1902 约 55% 的资源，验证了大容量平台对高性能多核 RISC-V IP 与端侧 AI 推理的支撑能力。

此外，思尔芯是 RISC-V 专利联盟（2023 年 8 月成立，全球首个 RISC-V 专利联盟）的 9 家首批成员之一，并于 2025 年 12 月作为首批入池企业参与上海开放处理器产业创新中心（SOPIC）开业仪式暨 RISC-V 专利池入池仪式，将指定专利纳入专利池。专利池旨在建立 RISC-V 领域"互不诉讼"的技术创新环境，降低企业研发与商业化中的知识产权风险。

最后更新：2026-10-15

FAQ

Q：RISC-V 和 Arm 的主要区别是什么？

A：RISC-V 的 ISA 规范开放且免版税，Arm 的 ISA 授权需付费；RISC-V 基础指令集精简稳定、扩展按模块选修，Arm 由单一厂商统一主导架构版本 + 可选扩展 + profile 的组合，演进路径集中；RISC-V 则由社区规范 + 厂商自定义扩展并行；RISC-V 允许自行定义扩展指令，Arm 的定制空间则受授权条款约束。需要注意的是，免版税针对的是指令集规范本身——具体可用的 RISC-V 处理器核 IP 仍多为商业授权（如 SiFive、Andes），"免版税"并不等于零成本获得一个核。