当 AI 加速器与高性能计算（HPC）芯片的设计规模冲向十亿乃至百亿门级，原型验证正面临前所未有的挑战。一颗超大规模 SoC 往往需要数十甚至上百颗 FPGA 才能完整承载，而如何将设计高效、准确地“切割”并映射到多颗 FPGA 上，已成为决定整个验证成败的核心能力。
硬件决定验证的容量上限，软件决定验证的效率上限。若分割工具算法性能不足，仅靠增加 FPGA 硬件难以提升效率：编译周期长达数天会严重拖慢工程进度；运行频率不达标将直接影响软硬件协同验证；调试信号难以观测则大幅增加缺陷定位难度。因此，RTL 自动分割是解决超大规模芯片验证瓶颈的核心技术。
思尔芯自主研发的综合器和 RCF（RTL Compile Flow）工具，正是针对上述痛点打造的全局时序驱动 RTL 级自动分割解决方案。不同于传统 EDA 工具在网表生成后才开始分割的低效模式，RCF 直接在 RTL 代码层面进行切割，不仅实现了综合与布局布线的并行处理以大幅缩短整体编译周期，还能大幅度保持设计结构和信号名称的一致性方便后续调试。整个过程完全自动化，大幅简化了工程师的手动工作。
在实测的 156 颗 FPGA 大规模分割场景中，RCF展现出了卓越的实效：系统运行性能提升高达 300%，同时编译时间减少了50%，实现了编译效率与运行性能的双重突破。
"随着 AI 和 HPC 芯片设计规模突破百亿门量级，原型验证的核心挑战在于如何在有限时间内完成系统构建、获取验证结果并实现快速迭代。思尔芯自研综合器与 RCF 工具旨在从 RTL 层面解决这一矛盾，减少芯片设计团队在编译等待和手动分割调整上的耗时，使其专注于功能验证、软硬件协同推进以及缺陷定位与修复。我们的目标是提升芯神瞳用户的全流程效率，缩短从 RTL 到波形观测的验证周期，确保全流程更加高效可控。"
—— 陈英仁，思尔芯副总裁
思尔芯RCF 工具，凭借从 RTL 级自动分割到时序分析、从资源估算到调试观测的全链条能力，正帮助越来越多的芯片设计团队将数十亿门级的验证挑战，转化为可控、可衡量、可高效迭代的工程标准流程。
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