2026年4月至5月，由Andes晶心科技主办的“RISC‑V Now! by Andes”全球巡回论坛依次登陆新竹、圣何塞、北京、上海四城，聚焦“从规范到量产”的实战路径，汇集AI、车用电子、数据中心、IoT等前沿领域的开发者、企业与生态伙伴，共同探讨RISC‑V技术的落地实践与生态共建。
作为国内数字EDA的资深企业，思尔芯受邀全程参与本次巡回，通过主题演讲、技术展示与现场演示，全面呈现如何以EDA工具链加速RISC‑V芯片从设计到量产的全程。
演讲聚焦：EDA重塑RISC-V的设计决策路径
在北京与上海站论坛中，思尔芯副总裁陈英仁以《聚合生态势能，思尔芯数字EDA赋能RISC-V创新落地》为题，发表了深度演讲。他结合思尔芯超过二十年的EDA技术积淀，系统阐述了RISC-V生态共建中的方法论与工具支撑体系。
图为思尔芯副总裁陈英仁发表演讲
陈英仁指出：“RISC-V的成功落地，已经超越了单纯的处理器设计范畴，而是一个从架构选型、软件开发到系统整合的协同工程。当前产业面临的关键挑战，已从‘如何高效地把芯片做对’，转向‘如何在设计之初就选对技术路径’。”
他强调，RISC-V处理器IP的评估与选型，是影响最终SoC性能、功耗、成本与市场竞争力的关键决策。思尔芯致力于通过从架构探索、功能验证到性能分析的全流程EDA支持，帮助客户在早期阶段锁定最优设计方案，从而大幅缩短开发周期，降低试错成本，真正实现创新芯片的快速、稳健量产。
演讲中，陈英仁进一步通过多个实际案例，具体阐释了思尔芯如何与生态伙伴协同，将“做对芯片”的理论方法转化为“做对芯片”的设计实践。
在生态构建方面，思尔芯与Andes、MachineWare共同发布协同仿真解决方案，构建软硬件协同的统一验证环境。同时，与芯动科技的合作实现了从CPU到GPU的异构RISC-V IP早期评估，展现出开放生态协同的创新价值。
在工具赋能方面，随着HPC/AI驱动芯片复杂度持续上升，多核集群与定制指令扩展渐成标配，传统原型验证系统面临容量瓶颈。思尔芯的S8-100平台成功运行并评估了Andes全系列RISC-V IP，并在本次展会现场展出了面向HPC的AX46MPV与面向AI的AX66演示系统。
在设计流程优化方面，思尔芯推动验证工作从架构设计阶段全面启动。通过创新方法，将16核RISC-V加NoC系统的全流程编译时间缩短至17小时。在开源四核平台上快速启动Linux操作系统的能力，使软件开发得以与硬件设计早期同步，极大压缩了整体开发周期。
现场演示：2大Demo助力RISC-V创新落地
在系统阐述“从做对到做对”方法体系的基础上，思尔芯于展区通过三套动态演示系统，将理论转化为可体验、可验证的技术实践，生动呈现数字EDA平台如何实质支撑高性能RISC-V处理器的开发、验证与创新。
Demo 1：Andes AX46MPV在多核原型验证系统上的高效运行
基于思尔芯新一代大容量原型验证系统S8-100，我们现场演示了Andes面向高性能计算的多核CPU IP——AX46MPV。S8-100系统具备高逻辑容量、高性能与强调试能力，完美适配复杂多核设计验证。演示中，32/64位多核CPU IP在70MHz频率下稳定运行，支持最高16核心及8级超标量流水线，全面兼容Linux操作系统及RISC-V主流扩展指令集。这一演示直观展现了高性能RISC-V处理器在量产前的验证与调试能力。
图为 Andes AX46MPV 在思尔芯 S8-100 上运行
Demo 2：Andes AX66边缘AI模型实时推理演示
支持最新RVA23标准，晶心科技推出高性能RISC-V处理器IP AX66同样在S8-100平台上运行，本演示构建了一个高度集成的虚拟化硬件仿真环境。在Linux KVM虚拟化平台上运行的两台虚拟机，均搭载基于Llama2架构的精简大语言模型“TinyStories”。该模型由AI专家Andrej Karpathy开发，参数量仅4200万，专为边缘设备高效运行设计，生动呈现了RISC-V在边缘AI场景的应用潜力。
图为 Andes AX66 在思尔芯 S8-100 上运行
生态合作：从创新概念到量产应用的持续赋能
通过深度参与Andes全球巡回论坛，思尔芯不仅展示了在RISC-V领域的EDA技术实力，更传递了“生态协同、流程优化、早期验证”的完整方法论。从高性能多核验证到边缘AI推理，从工具链整合到生态合作，我们正在构建支持RISC-V从创新走向量产的全方位能力。
未来，思尔芯将继续深化与Andes等生态伙伴的合作，持续优化EDA工具链，推动RISC-V在更多应用场景中实现规模化商业成功。我们相信，通过全行业的共同努力，RISC-V将真正成为驱动半导体产业创新的核心力量，为智能时代的计算需求提供开放、高效、可定制的芯片解决方案。
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