预告|思尔芯邀您Andes RISC-V CON 2026全球四城之旅,共推应用落地

预告|思尔芯邀您Andes RISC-V CON 2026全球四城之旅,共推应用落地
2026-04-03

随着 AI 浪潮带来的功耗与成本挑战,企业正重新检视 SoC 设计策略。Andes 晶心科技将年度盛会全面升级为全球平台 “RISC‑V Now! by Andes”,战略重心由单纯的技术研讨转向 “应用实战与落地经验”,直击 RISC‑V 从规范走向大规模量产的核心难题。2026 年 4 月 15 日至 5 月 14 日,大会将携 AI、车用电子、数据中心及 IoT 等前沿议题,依次登陆 新竹、圣何塞、北京及上海,打造一场真正聚焦“落地”的技术盛宴。


思尔芯:以 EDA 之力,加速 RISC-V落地

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作为国内老牌数字 EDA 供应商,思尔芯受邀深度参与此次全球巡回论坛。我们将通过“主题演讲 + 现场展台Demo”的组合形式,全方位展示如何利用EDA工具有效缩短RISC‑V芯片开发周期。在思尔芯展台,我们将重点呈现数字前端EDA领域的最新成果,并现场演示Andes最新处理器在思尔芯新一代原型验证系统S8-100上的高效运行效果。


此外,思尔芯副总裁陈英仁将结合公司20多年在EDA技术上的深厚积累,以及多年来与国内外头部厂商的生态合作实践,重点分享与Andes在RISC‑V生态共建中的实战经验。演讲内容将涵盖如何利用先进EDA工具加速RISC‑V架构演进、软件开发环境构建,并深入探讨IP选型、系统整合等关键议题,为开发者应对复杂芯片设计挑战提供实用见解。


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演讲信息

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演讲题目: 聚合生态势能, 思尔芯数字 EDA 赋能RISC-V创新落地

演讲嘉宾: 陈英仁|思尔芯副总裁


北京站


时间: 2026年5月12日(周二)15:10-15:25

地点: 北京丽亭华苑酒店 3楼鸿运厅


上海站


时间: 2026年5月14日(周四) 15:20-15:35

地点: 上海博雅酒店 1楼碧波厅


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其他场次

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新竹站


2026 年 4 月 15 日|新竹丰邑喜来登大饭店 5F 多功能厅


圣何塞站


2026 年 4 月 21 日|DoubleTree By Hilton San Jose,2050 Gateway Place, San Jose, CA 95110, USA


诚邀各位产业伙伴莅临思尔芯展台交流,共同探讨RISC‑V架构下的芯片设计新范式!



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您在设计什么类型的芯片?
设计中含的ASIC门容量为?
500万 - 2千万
2千万 - 5千万
5千万 - 1亿
1亿 - 10亿
大于10亿
您倾向于使用哪款FPGA?
赛灵思 VU440
赛灵思 KU115
赛灵思 VU19P
赛灵思 VU13P
赛灵思 VU9P
AMD VP1802
AMD VP1902
英特尔 S10-10M
英特尔 S10-2800
不太确定,需要专业建议
您需要什么样的FPGA配置?
单颗FPGA
双颗FPGA
四颗FPGA
八颗FPGA
不太确定,需要专业建议
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您是否需要以下原型验证配套工具? (可多选)
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6-12个月
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