与设计人员可以随时看到任何信号的模拟不同，信号映射到 FPGA 时可能很难定位，甚至更糟。即使在您确定了信号的位置之后，也可能很难捕获您希望观察该信号的时间段，因为 FPGA 以实际速度运行，并且您无法连续捕获和存储该信号的波形。因此，需要一种触发和波形存储电路在 FPGA 中进行调试。让我们看看目前流行的两种方法：外部逻辑分析器和内部逻辑分析器。
RTL 的功能验证始于设计者对大量块内电路状态和纳秒级精确转换的系统级行为的全面解释，以及它们相关的位精确总线行为。它需要定义大量详细的场景来执行这些行为，同时为这些场景创建大量的刺激/预期响应，并进行通常以百万分之一实际芯片速度运行的模拟。通常采用 ASIC 仿真器或 FPGA 原型来加快仿真速度。
H.264 的实现非常复杂，因此大多数设计人员宁愿选择成熟的、经过验证的 H.264 知识产权（IP）而不是自己开发，以缩短上市时间并显著降低风险。然而，选择适当的商业 IP 核（例如 H.264 编码器 IP 核）并不是直截了当的。项目经理必须平衡各种因素，如特性、性能、模具尺寸、功耗、成熟度、价格、支持和路线图，以确定项目的最佳核心。不幸的是，在 IP 实际获得许可之前，这些决策因素中的许多很难确定。
使用多个 FPGA 来制作大型设计的原型需要解决一个经典问题：设备之间必须传递的信号数量大于 FPGA 上 I/O 引脚的数量。经典的解决方案是使用 TDM（时域复用）方案，通过一根导线或管脚将两个或多个信号进行多路复用。
软件仿真已经成为处理器开发中的一种强有力的方法，但是用一种先进的体系结构来仿真处理器却变得极其困难。随着规模的不断扩大，对这种处理器的模拟也越来越耗时，这符合摩尔定律。随着规模的不断扩大，许多高速 IOs 作为 SOC 芯片集成到处理器中，造成了另一个问题，即高速 IOs 在软件仿真中的验证非常有限。借助于基于 FPGA 的平台，处理器的验证和评估可以以较高的速度完成。基于 FPGA 的平台还为高速 IOs 的验证提供了一个多芯片协同工作的真实环境。本文介绍了一种基于多 FPGA 的龙芯 2G 处理器验证与评估平台。讨论了半定制划分的策略和设计流程。在此基础上给出了 DDR 和超传输物理的仿真方法。最后给出了基于仪器的调试和性能评估。
-889.png)
