降速桥通常要解决的是速率匹配匹（Speed Adaptation）、协议转换（Protocol Adaptation）、时间解耦（Time Decoupling）、和可控可观测（Debug/Control）等问题。在FPGA原型中，AMD (Xilinx) PCIe PHY的工作频率（Gen1为62.5 MHz，Gen4达500 MHz）已远高于综合后设计的运行频率。另一方面，用户设计若进行分割，性能将进一步降低二十兆以下。这与PCIe PHY的工作频率形成了巨大落差。正因如此，实现可靠的速率匹配成为连接双方的关键。
该解决方案的核心是PCIe Switch IP，其多端口能够独立建立链路并工作于不同状态，以此实现协议版本、链路宽度与速率的动态适配。此外，方案还集成PCS、PIPE接口转换等关键IP模块，共同构成一个完整的速率适配解决方案。
该方案直接将HDMI音视频码流数据传输至主机，通过定制的解码器提取视频和音频数据， 依赖软件模拟显示器，播放解码后的音视频数据。DisplayPort/MIPI DSI/USB Speed Adaptor与之采用相同架构。
其他降速桥包括以下：
PCIe: PCIe Gen5 EP/RC，PCIe Gen6 EP/RC，CXL2.0 EP/RC
ETH: 10G/25G/40G/50G/100G/200G/400G/800G
音视频: HDMI，MIPI-DSI/CSI，Display Port
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