1.用户ASIC/SOC设计中的门控时钟是否已经在代码级被转化FPGA中的时钟结构，或是否已经通过综合工具做了gating clock covert；
2.如果用户设计中时钟树结构复杂，如大量用到MMCM时钟产生模块，时钟是否可以合并或简化，是否可以用RTL remodel 时钟模块予以替换，以降低设计分割后P&R复杂度;
3.用户外设接口部分是否已经使用S2C的解决方案予以替换或适配到S2C的外设子卡；
4.PPro基于Netlist做设计分割，建议用户已经完成设计综合，在综合时可以考虑多种综合方式以加速超大规模设计综合效率（FAE将提供相关建议和实施方法）;
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