解决方案
显著缩短芯片设计验证周期

EDA 异构验证平台

国微思尔芯致力于打造异构验证平台, 覆盖各种验证场景,有效缩短芯片验证周期,加速客户软件开发,确保设计出正确的芯片。平台采用统一的编译/控制脚本,统一的核心数据库,确保各个阶段验证任务都可在平台上完成。

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架构设计

Architecture Design
  • 设计架构规划
  • 系统性能分析
  • 虚拟化应用场景
  • 早期IP建模
01

软件仿真

Simulation
  • 支持主流HDL语言
  • 周期和事件驱动模式
  • 高速并行仿真引擎
  • 高阶建模接口
02

硬件仿真

Emulation
  • 超大逻辑容量
  • 自动设计编译
  • 信号全可视调试
  • 支持ICE/SBA/TBA
03

原型验证

Prototyping
  • 高性能高密多核硬件
  • 自动设计分割
  • 深度调试系统
  • 丰富的接口库
04

形式验证

Formal
  • RTL模式检查
  • 等价性检查
  • 断言空泛性检测
  • 覆盖率分析
05

验证工具对比

SOC/ASIC 设计规模不断增大,且结构愈加复杂,导致验证的复杂度呈指数级增长。为了缩短芯片的上市周期,在不同设计阶段选择不同的验证工具,提高生产效率,加速验证的收敛显得尤为重要。考量设计规模,在线调试能力,软件调试能力,低部署成本,可重用性,调试能力,编译速度和运行速度,选择不同的验证工具,完成日益复杂的验证项目。

全部
All
软件仿真
Simulation
硬件仿真
Emulation
原型验证
Prototyping
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缩短芯片周期
设计验证流程
架构设计
IP开发
SoC集成
系统测试
流片
架构设计
软件仿真
硬件仿真
原型验证
形式验证
异构验证
架构设计
IP开发
SoC集成
系统测试
流片
   快速架构设计 & 系统性能分析 & 软硬协设计
左移验证周期,缩短开发周期
 
完整验证方法学

国微思尔芯结合 EDA 和 IP 生态,打造芯片设计一站式异构验证 EDA 平台。从架构设计,IP 开发,RTL 整合,系统集成,软件开发到系统测试阶段都有完整的验证工具。多种不同形式的设计在系统建模,软件仿真,硬件仿真,原型验证可以协同仿真和交叉验证:

  • 设计架构规划,系统性能分析,虚拟化应用场景和早期IP建模
  • 支持 System Verilog, Verilog, VHDL RTL 级仿真,支持 UVM 并提供代码跟踪,波形,覆盖率和存储器可视化功能
  • 在没有完整的 RTL 设计的条件下进行早期的仿真验证
  • 硬件仿真加速超大设计仿真速度并支持自动编译和信号全可视
  • 高性能原型验证进行早期的软件开发和大量系统测试
  • 利用事务级接口减少测试程序开发时间同时确保系统结果的准确性
  • 形式验证证明电路的实现方案是否确实实现了电路设计所描述的功能,检查设计在不同模型下是否等价和分析验证覆盖率
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获取原型验证方案

您在设计什么类型的芯片?
设计中含的ASIC门容量为?
500万 - 2千万
2千万 - 5千万
5千万 - 1亿
1亿 - 10亿
大于10亿
您倾向于使用哪款FPGA?
赛灵思 VU440
赛灵思 KU115
赛灵思 VU19P
赛灵思 VU13P
赛灵思 VU9P
英特尔 S10-10M
英特尔 S10-2800
不太确定,需要专业建议
您需要什么样的FPGA配置?
单颗FPGA
双颗FPGA
四颗FPGA
八颗FPGA
不太确定,需要专业建议
您需要什么样的外设接口?
您需要多少数量的原型验证平台?
您是否需要以下工具?
分割工具
多FPGA调试工具
协同建模工具(允许大量数据在 FPGA 与 PC 主机之间进行交互)
您什么时间内需要使用到我们产品?
0-6个月
6-12个月
大于12个月
不太确定
其他
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