“华为杯”第三届中国研究生创“芯”大赛 思尔芯企业命题
2020-06-11

中国,上海 - 2020年6月11日

赛事介绍

第三届中国研究生创“芯”大赛

为服务国家集成电路产业发展战略,切实提高研究生的创新能力和实践能力,促进集成电路领域优秀人才的培养,由教育部学位与研究生教育发展中心和中国科协青少年科技中心共同发起设立中国研究生创“芯”大赛,作为中国研究生创新实践系列大赛主题赛事之一,旨在成为研究生展示集成电路设计能力的舞台,进行良好的创新实践训练的平台,为参赛学生提供知识交流和实践探索的宝贵机会。

大赛面向中国大陆、港澳台地区在读研究生(硕士生和博士生,含留学生)和已获得研究生入学资格的大四本科生(需提供学校保研、录取证明)及国外高校在读研究生。参赛队伍可提交集成电路芯片设计相关创意、创新或创业作品。



以下为思尔芯企业命题之赛题

 

赛题一:一种低延时的时分复用系统的逻辑实现

描述及要求

基于 Xilinx Kintex Ultrascale FPGA 构建一种低延时的时分复用系统。

1. 采用 Verilog 或 VHDL 实现一种 FPGA 之间的数据传输时分复用系统。

2. 关注数据发送到数据恢复之间的 cycle 延时,需要保证数据在下一个时钟采样沿可以恢复。

3. 支持检错编码。

4. 用于时分复用传输的速度峰值为 1.25Gbps。

5. 不要求在硬件中实现,但需要提供仿真模型、FPGA 综合和布局布线之后的面积和性能报告。

评审得分点

1. 系统设计正确,设计文档详细,模块和结构划分清晰、数据分析合理有据。

2. 数据发送到数据恢复之间的开销越少,得分越高。

3. 面积越小,工作频率越高,性能越高,得分越高。

4. 支持的时分复用比越高,得分越高。

5. 系统灵活可配,参数化(通过参数可以支持不同时分复用比,
    同一设计的不同接口可以支持多种时分复用比)是一个加分项。

6. 添加纠错编码是一个加分项,编码的纠错越高、延时越低,得分越高。

7. 支持多个时钟域信号的混合传输是一个加分项。

输出要求

1. 详细设计文档和 RTL 代码。

2. FPGA 综合和布局布线之后的面积和性能报告。

3. 有验证的数据和仿真波形及分析。

 

赛题二:批量 JPEG/MJPEG 解码方案的逻辑实现

描述及要求

基于 Xilinx Kintex Ultrascale FPGA 来实现一种批量 JPEG/MJPEG 解码方案。

用 RTL 实现不同分辨率的批量 JPEG/MJPEG 的解码方案IP设计。

支持的解码图像分辨率不低于 2K。解码的帧率不低于 24fps。

评审得分点

1. 功能正确实现且具有完备的功能验证。

2. 设计文档详细清晰,模块和结构划分清晰、合理。

3. 面积合理,有对资源、吞吐率、功耗的分析。

4. 系统延迟越低,解码效率越高得分越高。

5. 支持的图片解码的分辨率以及帧率越高得分越高。

6. 编解码器同时集成作为加分项。

输出要求

1. 算法模型代码及文档(C/Matlab 等不限)。

2. 详细设计文档和 RTL 代码。

3. FPGA 综合和布局布线之后的面积和性能报告。

4. 有验证的数据和仿真波形及分析。

 

赛题三:使用 DDR4 Memory 模拟多端口 SRAM 读写访问的 Memory Modeling 的逻辑实现

描述及要求基于 Xilinx Kintex Ultrascale FPGA 来实现用 DDR4 Memory
来模拟多端口同步 SRAM 及异步 SRAM 的读写访问。
评审得分点

1. 功能正确实现且具有完备的功能验证。

2. 设计文档详细清晰,模块和结构划分清晰、合理。

3. 支持不少于 4 个读端口及 4 个写端口,实现读写端口数量越多得分越高。

4. SRAM 读写访问的延迟越低,时钟频率越高,得分越高。

5. 实现模拟 DDR1 Memory 的读写访问作为加分项。

6. 实现模拟 DDR2 Memory 的读写访问作为加分项。

输出要求

1. 详细设计文档、RTL 代码及 FPGA 工程。

2. FPGA 综合及布局布线之后的面积和性能报告。

3. 有验证的数据和仿真波形及分析。

 

赛题四:DDR4 PHY 子系统的 FPGA 实现及验证

描述及要求

DDR 控制器作为现在 SOC 中重要的组成部分,在 FPGA 上验证已成为软件验证的重要组成部分。

请基于 Xilinx Kintex Ultrascale FPGA 构建一个兼容 DFI4.0 规范的 DDR4 PHY 子系统,
并完成其仿真验证。

支持标准 72bit ECC 内存条,支持单/双 rank,内存工作频率需在 50Mhz~100Mhz 之间。

子系统中如需用到 CPU 控制,建议采用开源的轻量级 RISC-V 处理器。

子系统需搭配简易的 DDR 控制器完成 FPGA 工程的综合和实现。

评审得分点

1. 功能正确实现且具有完备的功能验证。

2. 设计文档详细清晰,模块和结构划分清晰、合理。

3. 代码简洁,逻辑清晰,可维护性好。

4. 仿真验证覆盖率越高,得分越高。

5. DDR4 PHY 子系统对 Xilinx IP 依赖性越低,得分越高。

输出要求

1. 详细设计文档、RTL 代码及 FPGA 工程。

2. FPGA 综合及布局布线之后的面积和性能报告。

3. 50M 频率下 FPGA 比特流生成。

4. 有验证的数据和仿真波形及分析。


 

奖项设置

一等奖(2队):10000元

二等奖(4队):5000元

一等奖、二等奖团队主要成员,免试拿 offer

 

 

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