DDR3 リファレンスデザインRequest for Quote
Xilinx® 7シリーズ FPGAメモリ・インターフェイス・ソリューションのコアで、事前設計されたコントローラと7シリーズFPGAユーザのデザインを接続するための物理階層(PHY)、DR3 SDRAMデバイスとのAMBA®最先端拡張可能スレーブ・インターフェイス(AXI4)を組み合わせています。
特長
- 最大64ビットのインターフェイス幅に対応するコンポーネント・サポート
- AXI4スレーブ・インターフェイス・オプション
- シングル/デュアルSODIMMサポート
- 1、2、4、8 GB密度デバイス・サポート
- 8バンク・サポート
- 8:1 DQ:DQS比に対応
- 8ワード・バースト対応
- オンダイターミネーション(ODT)サポート
- ZQキャリブレーション– 初期/定期的に設定可能
- JEDEC®準拠のDDR3初期化サポート
- Verilog、VHDL (トップレベル・ファイルのみ)でソースコードを提供
- FPGAロジック・インターフェイス・クロック比、4:1および2:1メモリ
アプリケーション
MIG coreは、ユーザのデザインをDDR3 SDRAMデバイスと接続するために使用されます。デザインの物理階層(PHY)側はFPGA I/Oブロック(IOB)を通じてDDR3 SDRAMデバイスと接続され、ユーザ・インターフェイス側はFPGAロジックを通じてユーザのデザインと接続されます。
ブロック図
機能の詳細
Xilinx 7シリーズFPGAメモリ・インターフェイス・ソリューションのトップレベル・機能ブロックには次のものが含まれています。
- ユーザ・インターフェイス・ブロック
- ユーザのデザインと接続するユーザ・インターフェイス
- 簡単かつ使いやすい代替インターフェイス
- 読み込み/書き込みデータのバッファリング
- 読み込み戻り値データをリクエスト順に並び変え
- フラット・アドレス・スペースと、SDRAMのアドレス指定への変換
- メモリ・コントローラ・ブロック
- ユーザ・デザインからのリクエストを受信
- リクエストを整理し、SDRAM性能を最大限活用するために、デッド・ステートを最小化
- SDRAMの行/バンク設定管理
- リフレッシュ、起動/プリチャージ等、高度SDRAM管理の実行
- PHYブロック
- シンプルなインターフェイスでメモリ・コントローラ・ブロックと接続し、その信号とSDRAMとの送受信に使用する実際の信号とを変換
- さまざまなクロック・ドメインでコントロールとデータを変換、合成
- SDRAMを初期化
- DDR3に対してライトレベリングを実行(コンポーネントのデザインに応じてフライバイ配線トポロジを使用)
- 読み込みデータを使用して、クロックの中央に揃えるためにキャリブレーションを実行
- コアとともに、ユーザ・デザイン例を提供
インプリメンテーション結果
DDR3 MIGコアは、Prodigy V7 Logic Moduleでテストを実行されてきました。xc7v2000tflg1925におけるDDR3インプリメンテーション結果は下記のとおりです。
スライスLUT: 22406(全体の1.83%)
スライス・レジスタ: 21171(全体の1.51%)
ボード上の最大データ・レート: 1333Mbps
ご提供内容
このリファレンスデザインは、(インプリメントされた)Xilinx Vivadoプロジェクトとしてご提供します。この中には、下記のものが含まれています。
- すべてのDDR3設定情報を含む生成済みMIG IPコア(MIGウィザードを開くことにより可能
- MIGによって生成されたRTLソースコード
- DDR3のピン配置、タイミング制約情報を含むXDCファイル
- ボード上で段階的に実行する方法を記述したreadmeテキスト
- 7 Series Devices Memory Interface Solutionsユーザガイド