产品服务
赋能芯片设计,塑造芯片未来

Genesis Architect

Graphical modeling and simulation framework

A general purpose, modeling and simulation software application that can be used to build graphical model, run simulations and generate reports.

Genesis Architect is the flagship product from S2C. This platform is used to explore the architecture of a variety of systems - semiconductor, digital, software, analog, imaging, signal processing, control systems and networks.

Systems engineers, architects, designers and verification engineers can explore and validate the specification, generate tests for the implementation, and validate the final product by integrating C or RTL code, attaching instruments and running a hardware-in-the-loop (HiL) simulation.


image.png


Genesis Architect is a graphical and hierarchical modeling environment, with an open DTD XML database, multi-domain simulation and interfaces to third party tools, languages and simulators.

Genesis Architect comes with a large number of modeling components, Technology IP blocks and tools to develop full custom components/sub-systems. Models are quickly constructed using the modeling libraries, simulated with the appropriate model of computation and analyzed with the generated reports. To support accurate modeling, the Block Diagram Editor has error detection and reporting, syntax checkers, graphical debuggers, tracing and logging. The innovative library management enables sharing of subsystems across modeling platforms around the world and integrated into version control software.

Genesis can be used to study the performance, power consumption, functionality and signal correctness of a system. 

The product Suite identifies unseen problem areas in the design process, offering users the ability to try out various combination of the attributes, and trade-off power-performance-functionality to deliver an optimized product.

Genesis enables multiple modeling methodologies and the user can select the one that is most suitable for their exploration and application. Examples of methodologies used include the Y-chart, use cases to architecture mapping, network flow modeling and hardware-software partitioning.

Key features

Graphical development 
Consists of four model construction options which provides flexibility to implement their preferred methodology- Block diagram, Finite State Machine, Script Editor and Programming 
Multi-domain 
Model of computation (Link below)- Discrete-event, Synchronous Dataflow, Continuous Time, Finite State Machine and SystemC. 
Modeling Library 
Large library of basic modeling components including traffic generators, file readers and writers, variable and parameter management, math operators, algorithms, plotters, displays and queues. 
Hierarchical 
Classes and Dynamic Instantiation- Block diagrams, code, script and the FSM can be built as independent blocks and assembled hierarchically. Changes to the independent blocks will immediately update any model referencing them. 
XML Database
Uses an open DTD and can easily import/export from other tools such as SysML using a custom script. Files sizes are small because they are referencing other XML files and are use-readable. Only changes specific to this instance are recorded in this model file. 
Debugging platform 
Graphical debugging with animation of model execution, listeners, visual reporting of buffer usage and utilization, breakpoints, checkpoints to store intermediate model states, 
Report generator 
Provides over 500 user-configuration reports for latency, throughput, utilization, buffer occupancy, number exited/entered, power consumed, peak power, power/device, power/task, cumulative power, hit-miss ratio, stall time and quality-of-service 
Run-time simulator 
License to run Monte-Carlo simulation using a command-line script. This is very useful in running a large number of parameter sweeps concurrently, distributed across multiple cores, and on a server farm. 
Technology IP are industry 
Standard libraries of hardware components such as processors, memories, caches, buses, interfaces, DMA, networks, software tasks, and RTOS. These Technology IPs are integrated with the Genesis Architect Block Diagram Editor. Technology IP are the primary reason models can be constructed so quickly. 
Interfaces
Are integrated into the core of Genesis simulator. The supported interfaces include trace files, text file import/export, datagram for interfacing with hardware, instruments and FPGA boards, SystemC, MatLab/Simulink, C/C++/Java/Python code and other XML interfaces. 
Infrastructure
Enables models to be distributed across the entire network. Genesis is platform-independent, requires less than 1 GB of disk space, about 2 GB of RAM and a large-scale model is about 3 MB in size. 
Model size and simulator speed
Genesis enables models with 300 hierarchical to be constructed and the simulator is the fastest in the industry.

产品测试

获取原型验证方案

您在设计什么类型的芯片?
设计中含的ASIC门容量为?
500万 - 2千万
2千万 - 5千万
5千万 - 1亿
1亿 - 10亿
大于10亿
您倾向于使用哪款FPGA?
赛灵思 VU440
赛灵思 KU115
赛灵思 VU19P
赛灵思 VU13P
赛灵思 VU9P
英特尔 S10-10M
英特尔 S10-2800
不太确定,需要专业建议
您需要什么样的FPGA配置?
单颗FPGA
双颗FPGA
四颗FPGA
八颗FPGA
不太确定,需要专业建议
您需要什么样的外设接口?
您需要多少数量的原型验证平台?
您是否需要以下工具?
分割工具
多FPGA调试工具
协同建模工具(允许大量数据在 FPGA 与 PC 主机之间进行交互)
您什么时间内需要使用到我们产品?
0-6个月
6-12个月
大于12个月
不太确定
其他
提交
输入您的电话,我们即刻给您回电
输入您的电话
验证码
您也可直接拨打电话:400 8888 427 或添加企业微信
电话咨询
微信咨询
企业微信咨询
TOP
企业微信咨询